米尔RZ/T2H
关键规格
- 内核型号
- Cortex-A55
- 主频
- 1200MHz
- 协处理器
- 2× Cortex-R52 @ 1000 MHz
- 片内缓存
- L3 1024 KB（每核 L1 32 KB I + 32 KB D）
- 开发板
- 1 款在用
全部规格 「待补」是这类芯片必备、还没核对到原文的项
处理器
| CPU | Cortex-A55 四 / 双 / 单核600 / 1200 MHz（Armv8.2-A） |
|---|---|
| 指令集 / 位宽 | Armv8.2-A64 位（Cortex-A55） |
| 协处理器 | 2× Cortex-R52 @ 500 / 1000 MHz（各带 512 KB ATCM + 64 KB BTCM） |
| 缓存 | A55 每核 L1 32 KB I + 32 KB D；无 L2；L3 1024 KB（ECC） |
| GPU | 原文未写 |
| 视频解码 | 原文未写 |
| 视频编码 | 原文未写 |
| 制程 | 原文未写 |
存储
| 片上 SRAM | 片上 SRAM 2.0 MB（ECC） |
|---|---|
| 外部内存接口 | LPDDR4-320032 位最大 64 Gb |
| 存储接口 | 2 路 SD 卡2 路 xSPI |
外设
| GPIO | 通用 I/O 287 个（729 脚 FCBGA 封装） |
|---|---|
| UART | 6 路 SCI12 路编码器专用 SCI |
| I²C | 3（最高 400 kbps） |
| SPI | 4 |
| I²S / 音频 | 原文未写 |
| CAN / CAN FD | 2 路 CAN / CAN-FD |
| USB | 1 路 USB 2.0 高速 Host / Function |
| PCIe | PCIe Gen3（2 lane × 1 口或 1 lane × 2 口） |
| 以太网 MAC | EtherCAT 从站 3 口、以太网交换机 3 口、以太网 MAC 3 个 |
| 显示输出 | LCD 控制器（LCDC）：2 层混合输出 RGB666 / RGB888 |
| 摄像头输入 | 原文未写 |
| ADC | 12 位 ADC × 3 单元（4 + 4 + 15 通道） |
| PWM / 定时器 | 最多 73 个扩展功能定时器（含 MTU3 9 通道等） |
| 其他外设 | 16 路编码器接口（EnDat 2.2、BiSS-C、A-format、HIPERFACE DSL）、最多 30 个外接 ΔΣ 调制器 |
封装
| 封装 | FCBGA729（23×23 mm，球距 0.8 mm） |
|---|
电气
| 供电电压 | 内核 0.8 VI/O 3.3 V部分 I/O 域 1.8 V / 3.3 V 可选 |
|---|
环境
| 工作温度 | 结温 –40～+125 °C |
|---|
安全
| 安全特性 | 可选：加密启动、加密加速、TRNG、JTAG 认证；TrustZone 所有型号都有 |
|---|
身份与变体
| 厂商 | Renesas（瑞萨） |
|---|---|
| 系列 | RZ 高端 32 / 64 位 MPU（工业运动控制） |
资料来源
- 主原文 完整数据手册 RZ/T2H and RZ/N2H Groups Datasheet Rev.1.30 2026-05-20 原始链接 ↗
用这颗芯片的开发板 1 款
米尔RZ/T2H